可实现扇出型晶圆级封装的铜电镀技术

可实现扇出型晶圆级封装的铜电镀技术

高密度扇出型封装(FOWLP)技术由于能满足手机封装所需的外形尺寸和效能要求,逐渐获得业界关注。相较于通过微缩来实现摩尔定律的其他技术,FOWLP可提供更高整合度和更佳经济效益;本文在此前提下提出一种经济有效的晶粒堆叠方法——Durendal制造,以期实现理想的良率以及坚固、可靠的连接…

随着IC设计人员试图把更复杂的晶片功能挤进更小的空间中,异质整合(heterogeneous integration),包括元件的3D堆叠,已日益成为整合和连接各种功能的有用、且具成本效益方式。现在,业界已出现了多种不同的异质整合平台,而高密度扇出型晶圆级封装(FOWLP)是其中逐渐获得采用的一项技术。此封装解决方案的主要优势包括:无基板封装、较低的热阻以及增强的电性效能。这是「超越摩尔定律」(More-than-Moore)的典型范例,与单纯通过制程微缩来实现摩尔定律的其他技术不同,FOWLP还可提供更高的整合度和更佳的经济效益。

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异质整合技术

高密度扇出型封装技术由于能满足行动电话封装所需的外形尺寸和效能要求,受到了广泛的业界关注。此技术的重要组成包括:重新布线层(RDL)金属和Mega柱体电镀。重新布线层是用来把硅晶片上的高密度连接电路绕线到印刷电路板(PCB)上的低密度连接。为了使信号能够传导到电路板上,因此需要好几层的RDL。

如图1所示,Mega柱体是连接各层的垂直金属连接。上方晶粒的焊锡凸点位于Mega柱体上,并利用回流焊完成连接。

图1:2.5D封装的中介层结构。

图1:2.5D封装的中介层结构。

Mega 柱体的制程挑战

Mega柱体有各种不同的尺寸,但通常,它们的高度和宽度是标准铜柱体的五倍。建构柱体的传统方法是使用一般的电镀制程。这是一个耗时、缓慢的过程,而且它的最大问题是,该制程通常会产生无法接受的不均匀结果。

电镀Mega柱体的高度会随着局部电流的负载密度而改变,同时在Mega柱体的顶部可能会产生一定程度的隆起或凹陷,而不是想要的平坦表面(图2)。高度和特征形状的不均匀度可能会带来各种问题,包括需要额外的后续平坦化步骤(例如CMP)、不可靠的连接会降低元件效能、增加整体处理时间,并提高成本。

特征形状、宽度、深宽比,以及特定区域周围光阻的厚度和特征密度等晶粒布局变异,都会影响电镀结果,而它们之间的差异大小可能演变成晶圆、晶粒或各个特征之间的变异。

解决此问题的一种方法是电镀比目标厚度更多的金属,然后反转电镀极性和电流。这将能回蚀额外的金属,以减小高度差异或使Mega柱体的顶部更平坦。但是,此方法可能无法有效地改善各种长度范围内的均匀度,并往往会导致不佳的外形,产生带有点蚀和边缘腐蚀的粗糙Mega柱体表面。

图2:电镀Mega柱体时可观察到的一些常见变异,包括负载问题、凹陷和隆起。

图2:电镀Mega柱体时可观察到的一些常见变异,包括负载问题、凹陷和隆起。

Lam Research 的解决方案

透过Durendal的专利制程技术,Lam Research已解决了这个问题。此技术能在Mega柱体的顶部产生高品质、光滑的表面,并在整个晶圆上产生高度均匀的Mega柱体。整套Durendal制程可以在SABRE 3D机台上执行。

图3:在SABRE 3D中使用Durendal制程可获得均匀、高品质的Mega柱体。下图比较了晶圆边缘(左)和晶圆中心(右)的Mega柱体高度。

图3:在SABRE 3D中使用Durendal制程可获得均匀、高品质的Mega柱体。下图比较了晶圆边缘(左)和晶圆中心(右)的Mega柱体高度。

Durendal制程提供了一种经济有效的晶粒堆叠方法,因此能带来理想的良率以及坚固、可靠的连接。我们期望在未来,利用FOWLP作为晶粒堆叠的封装技术能获得更广泛的采用,而Durendal制程将成为推动此目标实现的重要贡献者。[EET电子工程专辑]

— Steven T. Mayer Lam Research 研究员,负责先进湿式制程的研究和开发。

— Bryan Buckalew Lam Research 湿式设备和技术解决方案的技术总监。

— Kari Thorkelsson 是沉积产品部门的资深制程工程师,专精于封装用的电镀技术。

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